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Thesis
EVALUACIÓN DE LA TÉCNICA SEQUENTIAL CLOCK GATING BASADA EN OBSERVABILITY DON'T CARE

dc.contributor.advisorGONZÁLEZ VALENZUELA, AGUSTÍN JOSÉ
dc.contributor.authorVALDÉS YÉVENES, CONSTANZA LEONOR
dc.contributor.departmentUniversidad Técnica Federico Santa María UTFSM. Departamento de Electrónica
dc.contributor.otherAUAT CHEEIN, FERNANDO
dc.contributor.otherPLAGGES, WLADIMIR
dc.contributor.otherOSSES, ESTEBAN
dc.coverage.spatialCasa Central, Valparaísoes_CL
dc.date.accessioned2024-11-01T10:26:45Z
dc.date.available2024-11-01T10:26:45Z
dc.date.issued2014
dc.descriptionCatalogado desde la versión PDF de la tesis.es_CL
dc.description.abstractEn la actualidad los circuitos integrados acompaan día a día a las personas en todo tipo de tareas,junto con ellos han surgido problemáticas importantes relacionadas a su inherente consumo de potencia. La limitada autonom?á energética de los dispositivos electrónicos móviles y el amenazante calentamiento global son consecuencias indeseables que conciernen a la ingenier?á y otras ciencias vinculadas. Para reducir el consumo de energ?á en la etapa de diseo de los circuitos integrados, existen diversas técnicas de reducción de potencia dinámica. Una de ellas es Clock Gating la cual evita conmutaciones innecesarias generadas por la seal de reloj. Esto lo realiza mediante la inserción de celdas adicionales que impiden el paso de la seal de reloj cuando la salida de un registro no cambiará en el próximo ciclo. En detalle, esta idea se ha extendido en variantes como Sequential Clock Gating la cual extrae y propaga las condiciones que habilitan la seal de reloj hacia adelante o hacia atrás entre celdas secuenciales. El presente trabajo se enfoca en una de las versiones de Sequential Clock Gating la cual infiere la habilitación del reloj a partir de la observabilidad de los registros. Esta caracter??stica - también llamada Observability Don?t Care - es propia del camino de datos y debe ser calculada para cada celda secuencial que cumpla algunos requisitos. Para ello se desarrolla un algoritmo de cálculo de la condición de observabilidad el cual es integrado al flujo de Design Compiler? de Synopsys? como prueba de concepto. Con ello se evalúan métricas de interés en un conjunto de diseos reales para caracterizar la técnica. Los resultados demuestran que el algoritmo permite construir una seal de habilitación más restrictiva bajo la cual, una Clock Gate detiene la propagación de la seal de reloj durante más periodos. Esto finalmente se traduce en ahorro de potencia dinámica, pero sólo en arquitecturas que reúnen los requisitos de aplicabilidad. El ambiente de desarrollo es provisto por la empresa Synopsys? al igual que los diseos utilizados en las pruebas y todo el código existente que enmarca este proyecto.es_CL
dc.description.degreeINGENIERO CIVIL ELECTRÓNICO MENCIÓN COMPUTADORES Y SISTEMAS DIGITALESes_CL
dc.format.mediumCD ROM
dc.format.mediumPapel
dc.identifier.barcode3560900227031
dc.identifier.urihttps://repositorio.usm.cl/handle/123456789/69329
dc.language.isoes
dc.publisherUniversidad Técnica Federico Santa María
dc.rights.accessRightsB - Solamente disponible para consulta en sala (opción por defecto)
dc.source.urihttp://www.usm.cl
dc.subjectCIRCUITOS INTEGRADOSes_CL
dc.subjectCONSUMO DE ENERGIAes_CL
dc.titleEVALUACIÓN DE LA TÉCNICA SEQUENTIAL CLOCK GATING BASADA EN OBSERVABILITY DON'T CAREes_CL
dc.typeTesis de Pregradoes_CL
dspace.entity.typeTesis

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