Integración de herramientas de MATLAB para el diseño, validación e implementación de diseños en FPGA

Abstract

La utilización de descripciones de alto nivel para el prototipado rápido de algoritmos es una práctica recurrente tanto en la industria como en la academia. La abstracción y las herramientas disponibles facilitan el desarrollo, la depuración y la validación. Sin embargo, la mayoría de los prototipos debe ejecutarse finalmente en sistemas físicos embebidos que no cuentan con recursos para interpretar esas descripciones de manera directa. En consecuencia, una herramienta que reduzca la brecha entre el modelado de alto nivel y la implementación embebida mejora los tiempos de desarrollo, aumenta la productividad y disminuye el error humano al sistematizar el proceso. Esta memoria se enfoca en aportar a proyectos del ámbito académico. Para ello, explora la utilidad práctica de HDL Coder y HDL Verifier, herramientas de MATLAB para la generación automática de HDL desde scripts y diagramas de bloques dentro de un flujo de High-Level Synthesis (HLS). En particular, se propone y valida una metodología sistemática para usar e implementar el código generado por HDL Coder en distintos casos de estudio ejecutados en FPGA y contrastados mediante co-simulación y FPGA-in-the-Loop. Los códigos fuente y la información necesaria para reproducir y extender los experimentos están disponibles en un repositorio. A partir de los resultados experimentales, se concluye que HDL Coder, apoyado por HDL Verifier, es una herramienta útil para generar código HDL orientado a FPGA y mantener equivalencia funcional con las descripciones originales en MATLAB.