Estudio de transiciones espurias inerciales y su contribución a la potencia dinámica para el desarrollo de técnicas de estimación de potencia en herramientas de diseño de circuitos CMOS

Abstract

La potencia es una de las principales métricas a tomar en consideración en el diseño de circuitos CMOS (Complementary Metal Oxide Semiconductor). Debido a esto, es fundamental ser capaz de estimarla de formar precisa en etapas tempranas del diseño. Actualmente, las herramientas EDA (Electronic Design Automation), son capaces de estimar el consumo de potencia estático con bastante precisión, pero presentan mayores dificultades para estimar la potencia dinámica consumida en etapas tempranas del diseño, a nivel de compuertas. Esto se debe principalmente a la existencia de transiciones espurias, o glitches, que no se pueden modelar correctamente con la información disponible en simulaciones lógicas. En este trabajo, se estudia la generación de glitches en múltiples compuertas lógicas de la biblioteca de celdas SAED32 (Synopsys Armenia Educational Department 32nm Generic Library) y la energía que estos consumen, con tal de comprender de mejor manera su comportamiento y proponer mejoras en las técnicas actuales de estimación de potencia frente a la presencia de glitches. Para ello, se realizan simulaciones en SPICE (Simulation Program with Integrated Circuit Emphasis) de estas celdas, con retardos entre sus entradas de tal forma que se generen glitches en la salida de la celda. A partir de estas simulaciones, se obtiene que la energía consumida por un glitch aumenta en conjunto con su ancho, hasta llegar a un ancho de pulso donde se mantiene estable, en un valor igual a la energía consumida por una transición de subida y bajada completas. Los resultados de simulación demuestran que existen múltiples posibilidades de mejora en los métodos de estimación actuales, donde se observa que utilizar un solo umbral de ancho de pulso para el filtrado de glitches y otro para la clasificación de glitches inerciales no es suficiente, ya que el valor ideal de estos varía según la celda y su entorno local. Además, se estudia la forma de la función de relación entre ancho de pulso y energía consumida, donde se obtiene que el escalado que ofrecen herramientas de estimación de la industria, como PrimePower, no es una buena aproximación, y se proponen otras funciones que podrían usarse en su lugar. Finalmente, se propone un método de clasificación y filtrado de glitches inerciales basándose en las mejoras mencionadas, definiendo umbrales de ancho de pulso según el tipo de celda, el patrón de entradas, el tiempo de transición de las señales de entrada y la carga de salida. Estos umbrales se calculan utilizando tablas de búsqueda con valores tales que se clasifica un glitch como inercial cuando su energía es menor al 95% de la de un pulso normal, y se filtra cuando su energía es menor al 10 %. Este método se prueba en 3 circuitos pequeños y se compara con otros métodos propuestos en la literatura, o utilizados comúnmente en la industria, obteniendo mejoras no tan marcadas, pero que demuestran el potencial del método. Power is one of the main metrics to take into consideration in CMOS (Complementary Metal Oxide Semiconductor) circuit design. Because of this, it is critical to be able to accurately estimate it in early stages of the design. Currently, EDA (Electronic Design Automation) tools are capable of estimating static power consumption quite accurately, but present greater difficulties in estimating dynamic power consumption in early stages of the design, at the gate level. This is mainly due to the existence of spurious transitions, or glitches, which cannot be correctly modeled with the information available in logic simulation. In this work, we study the generation of glitches in multiple logic gates of the SAED32 (Synopsys Armenia Educational Department 32nm Generic Library) cell library and the energy they consume, in order to better understand their behavior and propose improvements in current power estimation techniques in the presence of glitches. For this purpose, SPICE (Simulation Program with Integrated Circuit Emphasis) simulations of these cells are carried out, with delays between their inputs in such a way that glitches are generated in the cells output. From the simulations, it is obtained that the energy consumed by a glitch increases in conjunction with its width, until a pulse width is reached where it remains stable, at a value equal to the energy consumed by a full rise and fall transition. The simulation results show that there are multiple possibilities for improvement in the current estimation methods, where it is observed that using a single pulse width threshold for the filtering of glitches and another one for the classification of inertial glitches is not enough, since the ideal value of this threshold varies according to the cell and its local environment. Furthermore, the form of the pulse width to consumed power ratio function is studied, where it is obtained that the scaling offered by industry estimation tools, such as PrimePower, is not a good approximation, and other functions that could be used instead are proposed. Finally, a method for classifying and filtering inertial glitches is proposed based on the mentioned improvements, defining pulse width thresholds according to cell type, input pattern, transition time of input signals and output load. These thresholds are computed using lookup tables with values such that a glitch is classified as inertial when its energy is less than 95% of the energy of a normal pulse, and filtered when its energy is less than 10 %. This method is tested on 3 small circuits and compared with other methods proposed in the literature, or commonly used in the industry, obtaining not so marked improvements, but demonstrating the potential of the method.